真空管的发明是电子工业发展的重要动力。但是，在第二次世界大战之后，由于需要大量的分立元件，设备的复杂性和功耗显着增加，而设备的性能却不断下降，其中一个例子是波音B-29，由300~1000个真空管组成。每个附加组件会降低系统可靠性并增加故障排除时间。

1947年出现了一个重大突破，它来自于贝尔实验室的John Baden，William Shockley和Watter Brattain，他们发明了锗晶体管。1950年，Shockley开发了第一个双极结晶体管（BJT）。与真空管相比，晶体管更可靠，功效高，尺寸更小。

1958年，德州仪器的杰克·基尔比（Jack Kilby）搭建了第一个集成电路，由两个双极晶体管组成，该晶体管连接在单片硅片上，从而启动了“硅时代”。

早期IC使用双极晶体管。由于有更多的静态功耗，BJT的这一缺点是个老大难问题。这意味着即使在电路没有打开的情况下也会产生电流。这限制了可以集成到单个硅芯片中的晶体管的数量。

1963年，飞兆半导体的Frank Wanlass和CTSah公布了第一个逻辑门，其中n沟道和p沟道晶体管用于互补对称电路配置。这就是今天所谓的CMOS。它的静态功耗几乎为零。

在接下来的几年中，CMOS制程的改进使得电路速度不断提高，芯片的封装密度和性价比进一步改进。

下面，我们会讨论Bulk-Si CMOS技术、SOI和FinFET，以及相关的解决方案。我们还讨论晶体管材料的物理尺寸限制，以及高级技术节点中使用的新材料。

在这里，我们首先讨论CMOS的核心单元，即MOSFET或简单MOS的基本结构和重要的术语。

根据通道类型，MOS主要分为两种结构：n沟道和p沟道MOS。在这里，我们将仅概述NMOS晶体管。

MOS晶体管是具有漏极、源极、栅极和衬底的4端子器件。图1显示了NMOS的3维结构。NMOS晶体管形成在p型硅衬底（也称为本体）上。在器件的顶部中心部分，形成一个低电阻率的电极，它通过一个绝缘体与本体分开。通常，使用n型或p型重掺杂的多晶硅作为栅极材料。这里，使用二氧化硅（SiO 2或简单的氧化物）作为绝缘体。通过将供体杂质植入基板的两侧，形成源极和漏极。在图1中，这些区域由n +表示，表示供体杂质的重掺杂。这种重掺杂导致这些区域的低电阻率。

如果两个n +区被偏置在不同的电位，则处于较低电位的n +区将作为源，而另一个将作为漏极。因此，漏极和源极端子可以根据施加到它们的电位进行互换。源极和漏极之间的区域称为具有宽度-W和长度-L的沟道，其在决定MOS晶体管的特性中起重要作用。

图1. NMOS晶体管的结构

在半导体工业的早期，金属铝通常被用作MOS的首选栅极材料。但是后来，多晶硅被选为栅极材料。这主要出于两方面的考虑。

早期的MOS制造过程始于源和漏区域的定义和掺杂。然后，使用限定形成铝金属栅极的栅极氧化物区域的栅极掩模。

这种制造工艺的主要缺点之一是：如果栅极掩模未对准，则其产生寄生重叠输入电容C gd和C gs，电容C gd因为反馈电容而更为有害。作为铣刀电容的结果，晶体管的切换速度降低。

选择多晶硅的另一个原因是MOS晶体管的阈值电压与栅极和沟道之间的功函数差异相关。此前，当工作电压在3~5V范围内时，使用金属栅极。但是，随着晶体管的缩小，这确保了器件的工作电压也降低了。具有这种高阈值电压的晶体管在这种条件下变得不可操作。使用金属作为栅极材料导致与多晶硅相比更高的阈值电压，因为多晶硅将具有与体Si沟道相同或相似的组成。此外，由于多晶硅是半导体，因此其功函数可以通过调整掺杂水平进行调制。

市场对电池供电的便携式电子产品的需求日益增加，包括助听器、手机、笔记本电脑等，这种应用的功耗更低，开发更便宜。对于这种便携式设备，功率消耗是重要指标，因为电池提供的功率相当有限。不幸的是，电池技术不能期望每5年将电池存储容量提高30％以上。这不足以应对便携式设备中增加的功耗。

1965年，戈登·摩尔（Gordon E. Moore）预测，集成电路中的晶体管数量将会每两年翻一番（广为人知的摩尔定律）。通过使晶体管更小，可以在硅晶片上制造更多的电路，因此电路变得更便宜。通道长度的减小可以实现更快的开关操作，因为电流从漏极流到源极需要更少的时间。

对于长通道器件，通道四边的“边缘效应”真的可以忽略不计。对于长通道器件，电场线垂直于通道的表面。这些电场由栅极电压和背栅极电压控制。但是，对于短通道器件，漏极和源极结构更靠近通道，特别是当通道中的纵向电场进入时。纵向电场由漏源电压控制。纵向电场平行于电流流动方向。如果通道长度不大于源极和漏极耗尽宽度的总和，则该器件称为短沟道器件。

由于短通道中二维电势分布和高电场，会产生各种不良影响。

通道中的电子漂移速度与较低电场值的电场成比例。这些漂移速度往往会在高电场饱和。这称为速度饱和度。对于短通道器件，纵向电场通常也增加。在这样的高电场下，发生影响MOSFET的I-V特性的速度饱和。对于相同的栅极电压，MOSFET的饱和模式在较低的漏 - 源电压值和饱和电流降低的情况下实现。

由于较高的垂直电场，通道的载流子离开氧化物界面。这导致载流子迁移率的降低和漏极电流的降低。

对于较小的几何器件，电场尤其会在漏极附近增加。结果，电子获得了大量的被称为热载体的能量。

其中一些获得足够的能量，这导致在漏极附近碰撞电离，从而产生新的电子 - 空穴对，它会产生漏 - 体电流（I db）。少量的热电子可以穿过氧化物并通过门收集。虽然一些热载体甚至可能损坏氧化物导致器件劣化。

以上只列出两种不良效应，还有其它一些就不在此赘述了。

如果通道长度与耗尽区相比较小，则短通道效应变得不可容忍。这限制了栅极长度的进一步减小。为了限制这些效应，耗尽区宽度应该随着通道长度的减小而减小。这可以通过增加沟道掺杂浓度或增加栅极电容来实现。

栅极电容决定了栅极对通道的控制。等式1表示可以通过缩小栅极氧化物厚度来增加栅极电容。具有较薄栅极氧化物的器件具有减小的耗尽宽度，因此改善了SCE特性。

C OX = E OX / T OX（方程-1）

这里：C OX为栅极氧化物电容，E OX是氧化物电场，TOX是氧化层厚度。

对于过去25年英特尔的制程节点来说，为了限制SCE，氧化物已经按比例大致与通道长度成比例。英特尔技术节点的通道长度和氧化物厚度之间的关系如等式2所示。

L = 45 XT OX（方程-2）

这里：L为通道长度，TOX为氧化层厚度。

SiO 2电介质的厚度应与其通道长度成正比。65nm节点需要约2.3nm的有效氧化物厚度（EOT）（实际1.6nm）。但是，如果氧化物厚度进一步降低到这一点以下，则载流子现象的直接隧穿将占主导地位，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度限制约为1.6nm，这是通过栅极至沟道隧道泄漏（也称为量子力学隧道）设置的。

如果我们看等式1，唯一选择是选择具有高介电常数（K）的介电材料，以增加氧化物电容。由于可以使用更厚的电介质层，所以得到高的栅氧化物电容。较厚的层导致更少的载流子隧道。SiO 2的介电常数为3.9。

栅极氧化物在2007年实现了突破，铪（HfO 2）基于高K电介质材料，首先由英特尔在其45nm大容量制造工艺中引入。铪材料的介电常数约为25，比SiO 2高6倍。

EOT由等式3给出。等式3意味着6nm厚的HfO 2提供约1nm的EOT。

EOT =（3.9 XT OX）/ K（式-3）

这里：EOT为有效氧化物厚度，Tox为氧化层厚度，K为材料的介电常数。

纳米尺度晶体管的关键缩放问题之一是由较大的垂直电场引起的迁移率劣化。有许多方法来增强晶体管的性能和移动性。一种方法是在通道中使用薄锗膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。

应变硅技术涉及使用各种手段物理地拉伸或压缩硅晶体，这进而增加载流子（电子/空穴）迁移率并增强晶体管的性能。例如，当通道被压缩应力时，可以增加PMOS的空穴迁移率。

为了在硅沟道中产生压缩应变，通过外延生长将源极和漏极区域填充Si-Ge膜。Si-Ge通常包含20％的锗和80％的硅混合物。

Si和Ge原子的数量等于原始的Si原子。锗原子大于硅原子。所以当一个力量被创建时，它会推动通道并提高空穴流动性。提高半导体的迁移率提高了驱动电流和晶体管速度。

MOS晶体管的应变硅技术在2003年首次用于90nm工艺技术。在该技术节点中，用于PMOS晶体管的Si-Ge源极漏极结构在通道中引起压缩应变，将电流提高25％。虽然通过在晶体管周围添加高应力Si 3 N 4覆盖层来引入NMOS应变，但是将电流提高了10％。

在多晶硅和栅极氧化物的界面处形成耗尽区，随着器件继续缩小，该多晶硅耗尽变大，并且相当于氧化物厚度的较大部分将限制栅极氧化物电容。多元消耗的负面影响是由于反型层电荷密度的降低和器件性能的降低。因此，除了栅极氧化物厚度外，还需要将多晶硅的耗尽层厚度最小化。

消除多余效应的一个解决方案是使用金属栅极而不是多晶硅栅极。金属栅极不仅消除了多元消耗效应，还能使用高K电介质。

英特尔首先将高K电介质和金属栅极技术引入了45nm节点。不同的金属用于NMOS和PMOS，因为NMOS和PMOS需要不同的功能。

对于传统的MOS结构，随着沟道长度的缩小，栅极不能完全控制通道，这是不希望看到的。其影响之一是从漏极到源极引起更多的亚阈值泄漏，这从功耗角度来看不是很好。

在常规MOS中，栅极不能控制远离其的泄漏路径。可以使用允许将晶体管缩放超过常规MOS缩放极限的各种MOS结构来改进。

下面，我们将讨论两种新的MOS结构，即FinFET和SOI。采用这两种结构的主要目标是最大限度地提高栅极至沟道的电容，并最大限度地减小漏极间沟道电容。

前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。

现代FinFET是三维结构，如图2所示，也称为三栅晶体管。FinFET可以在体硅或SOI晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。

图2.  Fin-FET结构

在bulk-MOS（平面结构MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以对于FinFET，通道的高度（Fin）决定了器件的宽度。通道的完美宽度由等式4给出。

通道宽度= 2 X翅片高度+翅片宽度（公式-4）

FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，超过28nm。

在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高V th。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将Body Thickness作为新的缩放参数。

传统MOS结构和SOI MOS结构的主要区别在于：SOI器件具有掩埋氧化层，其将基体与衬底隔离。如图3所示，SOI晶体管是一个平面结构。

SOI MOS的制造工艺与起始硅晶片之外的体MOS（传统MOS）工艺相似。SOI晶片有三层：1. 硅的薄表面层（形成晶体管）；2.绝缘材料的下层；3.支撑或“处理”硅晶片。

掩埋氧化层的基本思想是减少寄生结电容。寄生电容越小，晶体管工作越快。由于BOX层，不存在远离栅极的泄漏路径，这会导致更低的功耗。

通常，SOI器件被分类为部分耗尽（PD）SOI和全耗尽（FD）SOI。与PD-SOI相比，FD-SOI具有非常薄的体结构，因此在运行期间完全耗尽。FD-SOI也称为超薄体SOI。对于PD-SOI，本体为50nm~90nm厚。而对于FD-SOI来说，本体厚约5nm~20nm。

图3  SOI FET的结构

SOI器件的优点：

• 由于氧化物层隔离，漏/源寄生电容减小。因此，与体CMOS相比，器件的延迟和动态功耗更低。

• 由于氧化物层，与体CMOS相比，阈值电压较不依赖于背栅极偏置。这使得SOI器件更适合于低功率应用。

• SOI器件的次阈值特性更好，漏电流较小。

• SOI器件没有闩锁问题。

SOI器件的缺点：

• PD-SOI器件的缺点之一是它们具有历史效应。在PD-SOI中，随着身体变厚，浮体是明显的。因此，体电压取决于器件的先前状态。这种浮体电压可以改变器件的阈值电压。这可能导致两个相同晶体管之间的显着失配。

• SOI器件的另一个问题是自热。在SOI器件中，有源薄体在氧化硅上，这是绝热材料。在操作期间，有源区域消耗的功率不能轻易消散。结果，薄体的温度升高，这降低了器件的迁移率和电流。

• FD-SOI的挑战之一是制造薄体SOI晶片困难。

由于SOI技术非常接近平面体硅技术，对Fab无需太多投资。因此，现有的bulk技术库可以轻松地转换为SOI库。SOI对FinFET的另一个优点是具有良好的背栅极偏置选项。通过在BOX下面创建后门区域，可以控制V t。这使其适用于低功率应用。

SOI技术的主要限制是：晶片的成本高于体硅晶片，因为它非常难以控制整个晶圆上的锡硅膜。SOI推广的另一个绊脚石是有限数量的SOI晶圆供应商。英特尔公司称，SOI晶圆占总工艺成本的10％左右。

与SOI相比，FinFET具有更高的驱动电流。此外，在FinFET中，应变技术可用于增加载流子迁移率。

FinFET的缺点之一是其复杂的制造工艺。英特尔公司称，FinFET制造的成本比体硅增长2-3％。

英特尔于2012年在Ivy-Bridge处理器的22nm节点推出了Trigate FET。提供FinFET技术的其他代工厂是台积电、Global Foundries和三星。2014年，台积电发布了其首款功能齐全的、基于ARM的16nm FinFET技术的网络处理器。

意法半导体于2012年在28nm技术上发布了其首款用于移动处理器的FD-SOI芯片。提供FD-SOI技术的厂商是IBM、Global Foundries和三星。另外，AMD的部分处理器，PowerPC微处理器和索尼的PlayStation也采用了SOI技术。

FinFET和SOI结构都具有更好的栅极控制和更低的阈值电压，更少的漏电。但是，当我们转向低于10nm节点的低技术节点时，再次出现漏电问题，这会导致许多其他问题，如阈值平坦化，功率密度增加和散热。

FinFET结构在热耗散方面效率较低，因为热量很容易积聚在翅片上。这些问题可能导致一类新的设计规则 - Thermal Design，不像其他设计规则，如“可制造性设计”。随着这些器件即将到来，eInfochips正在与Academia合作，提供潜在的解决方案，包括修改器件结构，用新材料替换现有的硅材料。其中，碳纳米管（CNT）FET，具有复合半导体的栅极全能纳米线FET或FinFET可能在未来的技术节点中被证明是有前景的解决方案。

此外，近些年，三星电子、台积电在半导体工艺上一路狂奔，互不相让，一直是行业关注的焦点。前些天，在美国举行的三星工艺论坛SFF 2018 USA之上，三星更是宣布将连续进军5nm、4nm、3nm工艺，直逼物理极限！

根据三星的规划，其4nm工艺仍会使用现有的FinFET制造技术，但到了3nm工艺节点，三星便开始抛弃 FinFET 技术，转而采用GAA（Gate-All-Around）纳米技术。

Gate-All-Around就是环绕栅极，相比于现在的FinFET Tri-Gate三栅极设计，将重新设计晶体管底层结构，克服当前技术的物理、性能极限，增强栅极控制，性能大大提升。

三星的GAA技术叫做MBCFET(多桥通道场效应管)，正在使用纳米层设备开发之中。

未来，硅将继续主宰半导体制造，然而，越来越多的设计师正在转向替代半导体，材料和制造工艺价格变得越来越实惠。这些材料主要包括化合物半导体碳化硅（SiC），铟镓磷化物（InGaP），磷化铟（InP）和氮化镓（GaN）。其中，GaN已经开始带来重大收益，特别是在那些速度快，频率高，效率高，耐热性强，高功耗的应用领域。

除了硅器件之外，采用新材料和制造工艺的电路已经实现突破，如用GaN制成的器件。这些材料已经创造出了一些有趣的新晶体管类型。

图4： InGaP HBT的结构示出了GaAs衬底与集电极，基极和发射极层。 所得晶体管在较低的微波频率下具有高增益，且频率低于20 GHz。

GaAs或GaN衬底可用于制造任何类型的晶体管，包括最受欢迎的双极结晶体管（BJT）和增强型MOSFET。其他晶体管类型也已经出现，如异质结双极性晶体管（HBT），MESFET，HEMT等。这些都利用基板材料的特点，产生了最佳的放大和功率处理能力。

HBT使用标准BJT配置，但使用不同基极和发射极材料。一个流行的组合是GaAs发射极和AlGaAs基极。结果是在微波频率达到250 GHz时，会产生非常高的增益。图4显示出了InGaP HBT的复杂结构。这种组合可用于微波功率放大器。

MESFET或金属外延半导体FET基本上是这样的：具有用于形成肖特基结的金属栅极的JFET

与主导通道。它提供耗尽模式，设备正常打开并被a关闭，施加负栅极电压。MESFET通常由GaAs制成，在微波频率下具有高增益。

MESFET的一个变种是高电子迁移率晶体管（HEMT），也称为结构FET（HFET）或调制掺杂FET（MODFET）。它通常是用具有额外层的GaAs或GaN和肖特基结构成（图5）。耗尽模式是最常见的配置。改进的性能版本是使用pHEMT额外的铟层进一步加速电子运动。这些

器件工作在30 GHz或更高的频率。

图5：这是GaN HEMT的基本结构。 衬底通常是蓝宝石或碳化硅，也可以使用硅。 2DEG表示二维电子气体，一层由电子制成的气体可以在任何方向垂直移动。

最近，GaN已经被用于创建标准的正常关闭增强型MOSFET。 这些设备可以使用高达几百伏特的电压，导通电阻非常低。这些GaN-on-Si器件瞄准的是开关模式电源应用。

氮化镓晶体管在军事系统中的应用已经有一段时间了，大概10年左右。在美国国防部（DoD）的倡议下，GaN已迅速发展成为最新的明星微波功率放大器用工艺。最初为开发爆炸装置（IED），用于伊拉克战争，GaN已经出现在所有新的微波和毫米波电子产品中了，包括雷达，卫星，通信和电子战（EW）系统。

使GaN如此令人印象深刻的是其高功率密度，而GaAs具有约1.5W / mm的基本功率密度，GaN具有的功率密度在5〜12W / mm。它还具有高电子迁移率，这意味着它可以很好的将信号放大到较高的GHz范围内。典型的GaN晶体管fT为200 GHz。此外，它可以做到相对较高的击穿电压水平，达到了80V左右。

GaN器件通常制造在两个不同的衬底上，硅上的GaN或碳化硅（SiC）上的GaN。这两种类型，普遍的共识是功率较低器件使用较便宜的Si衬底。高功率设备具有更好的热性能应使用SiC衬底晶圆。

GaN的缺点是成本很高。现在的成本随着更多的供应商进入市场和使用量下降。这些材料是昂贵的，且制造的过程和设备的成本高昂。随着数量的进一步增加，生产成本会下降，但仍然会保持在高于CMOS工艺成本的水平。

GaN技术的主要应用焦点是微波和毫米波功率放大器。单个放大器可以达到几十瓦的功率水平。在其他并行/推拉/Doherty配置下，功率达到数百，甚至数千瓦特都是可能的，大多数应用是军事相关的相控阵雷达模块，卫星功率放大器，干扰器和其他电子战（EW）设备。

过去，行波管（TWT）实现了高功率，今天仍然是一些应用的选择。硅LDMOS FET出现后，提供了数百、上千瓦的功率水平。但是，这些器件不能在6 GHz以上的频率使用。这个高功率的微波和毫米波段需求带动了过去新型GaN晶体管的发展，只用了几年时间就可以在30 GHz或更高的频率上轻松提供数十到数百，甚至数千瓦的功率。

据预测，GaN放大器将开始取代一些TWT卫星和雷达放大器。对于功率转换，GaN也有相当大的优势。GaN晶体管开关是高电压操作，因此是大功率dc-dc转换器和其他开关模式电路的理想选择。在一些应用中，GaN开关晶体管可以代替IGBT。GaN器件可以实现更小尺寸，更有效和耐热的电路，这正是军事应用所必需得。

GaN也适用于除功率以外的应用放大或转换。可以使用GaN做不同类型的晶体管，如MESFET，HBT和pHEMT。这些可用于制造MMIC放大器。随着这些新设备的改进，它们将会逐步取代硅，因为它们能够在40 GHz的频率上稳定工作。

GaN制造工艺在不断进步，以降低成本，目前，GaAs继续占主导地位，主要用于具有小信号MMIC，LNA以及低电平的手机和移动无线电的功率放大器。但是，随着GaN成本的降低，以及GaN对小信号应用领域的渗透，砷化镓很可能会失去不少市场，其他用硅（LDMOS），SiGe，SiC将继续找到其独特的利基适合应用。

自20世纪60年代以来，半导体行业一直在追捧摩尔定律，即每两年（或18个月），芯片的晶体管数量翻一番。晶体管尺寸有降低，速度有所增加，更多的电路可以放在一个较小的芯片上。

展望未来，有两个主要问题：

第一，晶体管的特征尺寸达到了材料中的原子大小，这是最终的限制。目前，10nm芯片正在制造，一些制造商正在研究更小的7nm~5 nm制程。生产这样的芯片是比较困难和昂贵的，这意味着只有最大和设备齐全的半导体厂商才可以基于更小的几何尺寸开发芯片。

第二，半导体产业如何发展壮大？硅产品将继续存在，新的机遇，如汽车电子和物联网设备市场。手机行业仍然需要标准芯片以及速度更快的芯片。因此，越来越多的新材料、新工艺将被采纳。